Printemps 2001 Final – MI43 1. Description 1.1. Processeur Microprocesseur 8 bits, 16 lignes d'adresse (A15…A0) et 8 lignes de données (D7…D0), deux modes d'exécution : utilisateur et superviseur. En mode utilisateur, les adresses accessibles sont comprises entre 2000 et BFFF, les autres adresses ne sont pas accessibles. En mode superviseur tout l'espace mémoire est accessible. Le microprocesseur possède trois lignes d'interruption autovectorisées. Les vecteurs d'interruptions sont placés en fin de zone adressable : adresses FFF6 à FFFF. Aux adresses FFFC et FFFE on trouve, respectivement, les vecteurs d'interruption de l'interruption logicielle et du signal Reset. Excepté l’interruption de Reset qui est non masquable, les autres interruptions sont toutes Adresses Mémoire de même priorité et peuvent être masquées par mise à un d’un bit du registre d’état. Toute interruption prise en compte par le processeur implique le passage du processeur en mode superviseur, le masquage des interruptions, l’appel de la routine de traitement déterminée par le vecteur d’interruption. FFF6 IRQ 1 FFF8 IRQ 2 FFFA IRQ 3 FFFC SWI FFFE Reset1.2. Organisation mémoire On souhaite l’organisation mémoire suivante : • Adresses de 0 à 3FFF, bloc mémoire 1 destiné à accueillir les données (RAM). • Adresses de 8000 à BFFF, bloc mémoire 2 destiné à accueillir le code utilisateur (EEPROM) • Adresses de C000 à CFFF bloc mémoire 3 réservé aux interfaces d’E/S ...